A Power Minimization Technique for Arithmetic Circuits by Cell Selection - 九大コレクション | 九州大学附属図書館

＜会議発表論文＞
A Power Minimization Technique for Arithmetic Circuits by Cell Selection

作成者	作成者名 Muroyama, Masanori 室山, 真徳所属機関所属機関名 Department of Computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University 九州大学システム情報科学研究院情報工学部門
	著者識別子 K002825 作成者名 Ishihara, Tohru 石原, 亨所属機関所属機関名 VSLI Design and Education Center(VDEC) University of Tokyo 東京大学大学院大規模集積システム設計教育研究センター
	作成者名 Hyodo, Akihiko 兵頭, 章彦所属機関所属機関名 Department of Computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University 九州大学システム情報科学研究院情報工学部門
	著者識別子 K000217 作成者名 Yasuura, Hiroto 安浦, 寛人所属機関所属機関名 Department of Computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University 九州大学システム情報科学研究院情報工学部門
本文言語	英語
出版者	7th Asia South Pacific Design Automation Conference and 15th International Conference on VLSI Design
発行日	2002-01
収録物名	7th Asia South Pacific Design Automation Conference and 15th International Conference on VLSI Design (ASP-DAC2002)
収録物名	SLRC 論文データベース
出版タイプ	Accepted Manuscript
アクセス権	open access
関連DOI	7th Asia South Pacific Design Automation Conference and 15th International Conference on VLSI Design (ASP-DAC2002) \|\| \|\|
関連DOI	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
関連URI	7th Asia South Pacific Design Automation Conference and 15th International Conference on VLSI Design (ASP-DAC2002) \|\| \|\|
関連URI	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
関連情報	7th Asia South Pacific Design Automation Conference and 15th International Conference on VLSI Design (ASP-DAC2002) \|\| \|\|
関連情報	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
概要	As a basic cell of arithmetic circuits, a one-bit full adder and a counter are usually used. Minimizing power consumption of these components is a key issue for low-power circuit design. This paper pr...oposes a new design method, in which basic cells are selected from a set of circuits with different structures (symmetrical and asymmetrical) and connections to their terminals are exchanged, according to input-patterns to minimize power consumption. Experimental results for a parallel multiplier demonstrate average 30% power reduction.続きを見る

本文ファイル

ファイル	ファイルタイプ	サイズ	閲覧回数	説明
Muroyama01_2	pdf	95.4 KB	366

詳細

レコードID	3534
査読有無	査読無
主題	low power
	cell based design
	input patterns
	arithmetic circuits
タイプ	会議発表論文
登録日	2009.04.22
更新日	2017.01.24