<会議発表論文>
コード配置とメモリ構成の同時最適化による省電力化手法

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概要 一般的にオンチップメモリはノイズマージンの確保及び、静的消費エネルギーの削減を達成のためロジック回路部よりも高い電源電圧(VDD)及び高い閥値電圧(Vth)を用いて設計される・しかしこの設計方針は動的消費エネルギーの増大を引き起こす.本稿ではオンチップメモリを消費エネルギーの観点から異なった性質を持つ2つの領域に分割するハイブリッドメモリを提案する.また本稿では,Static Noise Marg...in(SNM),アクセス遅延時間及び面積のオーバーヘッドの制約条件としたときに,総消費エネルギーを最小化するハイブリッドメモリの構成及びコード配置を決定する最適化問題も提案する.評価実験から,提案手法は90nmプロセスにおいて,7%程度の面積のオーバーヘッドを引き起こすものの,アクセス遅延時間及びSNMを低下させること無く約45%の総消費エネルギー削減を達成することを確認した.
The on-chip memories generally use higher supply (VDD) and higher threshold (Vth) voltages than those of loglc parts to improve the static noise margin and to suppress the static energy consumption. This design policy,however,increases the dynamic energy consumption. This paper proposes a hybrid memory architecture which consists of the following two regions;1)a dynamic energy conscious region which uses low VDD and Vth and 2) a static energy conscious region which uses high VDD and Vth. This paper also proposes an optimization problem for finding the optimal code allocation and the memory configuration simultaneously,which minimizes the total energy consumption of the memory under constraints of a static noise margln (SNM),a memory access delay and an area overhead. The memory configuration is defined by a memory division ratio,a β ratio and a VDD. Experimental results demonstrate that the total energy consumption of our original 90nm SRAM can be reduced by 49.7% with a 7.17% area overhead without degradations of SNM and access delay.
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登録日 2009.04.22
更新日 2020.02.10

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