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| 概要 |
並列乗算器は複数の1ビット全加算器を用いて設計されることが多い。それぞれの1ビット全加算器の入力信号パターンを考慮して1ビット全加算器の回路構造を決定し、低電力な並列乗算器を設計する方法を提案する。1ビット全加算器の書く入力端子の信号遷移パターンに偏りがみられないときに電力が小さくなるセルと偏りがみられるときに電力が小さくなるセルを用意しておき、乗算器中でセルが使用される箇所の入力信号パターンを考...慮することで乗算器の低電力化が図れることを配列型並列乗算器とWallace型並列乗算器において確認した。提案する手法により乗算器の消費電力を配列型で18.3%、Wallace型で9.05%削減できた。
A parallel multiplier is often implemented as a combinations of 1bit full adders. We propose a design method for low power parallel multipliers considering irregularity of input patterns of each 1bit full adder. We have designed two types of FAs. The power consumption of the first FA is optimized for random input patterns, and one of the second is strongly correlated input patterns, We designed array type and wallace tree type multipliers using the above two kinds of FAs to minimize the total power consumption. Experimental results demonstrates effectiveness of the proposed technique.続きを見る
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