<テクニカルレポート>
90nmCMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察

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概要 近年,製造ばらつきに起因する回路性能のばらつきが顕著になってきている.回路性能のばらつきは歩留まりを低下させるため,ばらつきに対処する設計手法が必要である.設計時にばらつきを考慮するためには,まず性能ばらつきの実態を確認する必要がある.本稿では,90nm プロセスを用いたCMOS 回路において実測を行い,遅延・電力ばらつきについて解析を行った.測定対象としてゲート段数,ゲート幅の異なるリングオシレ...ータを用いた.ばらつきはチップ内およびチップ間に分けて測定し,ゲート段数およびゲート幅が遅延・電力ばらつきに与える影響について考察を行った.実測結果から,ゲート段数を増やすことで遅延ばらつきが抑えられることを確認した.また,ゲート幅を大きいとき遅延・電力ばらつきも大きいという実測結果が得られ,この要因について考察した.
As the transistor size shrinks, process variations increase. Under the existence of the variations, an existing design flow will not be effective for minimizing the worst-case circuit delay and average power consumption. As the first step toward developing a better solution, this paper investigates basic characteristics of the delay/power variation. We measured delay/power consumption values for 5 kinds of ring oscillator circuits with some gate depth/width designed with 90nm CMOS technology. We analyzed delay/power variations dependence on gate depth/width. The measurement results demonstrated that delay variations can be suppressed by increasing the number of gate steps and showed that delay/power variations increase by enlarging gate width.
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登録日 2009.04.22
更新日 2017.03.21