<テクニカルレポート>
CMOSプロセスにおけるゲート遅延ばらつき測定回路の提案

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概要 近年,製造ばらつきに起因する遅延時間のばらつきが顕著になっている.遅延時間のばらつきは歩留りを 低下させるため,それに対処する方法が必要である.また逆に,遅延時間のばらつき自体を積極的に活用する方法な ども提案されている.したがって基礎データの取得およびばらつきの利用のためには,ばらつきを測定・検出できる ことが非常に重要となる.そこで,インバータ1 段のゲート遅延時間,及びそのばらつきを実測から...求められる回路 を提案する.提案する回路では,深い段数のインバータチェーンの最終段にフリップフロップを接続したものを複数 段並列接続している.これにより,個々のインバータでは小さい遅延ばらつきを大きくし,なおかつデジタル値とし て検出可能にしており,同時にばらつきの分布の測定を可能にしている.この回路を用いてばらつき検出・補正回路 や,ばらつき生成回路としての応用も期待できる.
Recently, gate-delay variation which is caused by process variation has become remarkable. Since gate-delay variation poses the yield loss, to prevent the gate-delay variation is important. On the other hand, it is possible to utilize the gate-delay variation positively. For obtaining basic information on the gate-delay variation or exploiting the variation, we must consider how to measure and detect the variation. In this paper, we propose a variation measurement/detection circuit. A deep stage inverter chain with a flip flop (a basic inverter chain) can detect gate-delay variation by using digital values. Multiple basic inverter chains are connected in parallel for measuring distributions of the delay-variation. A variation detector/compensator or a variation generator with the proposed circuit can be developed.
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登録日 2009.04.22
更新日 2017.03.21