関数分解を用いたFPGAのブーリアンマッチングの高速化手法について - 九大コレクション | 九州大学附属図書館

＜会議発表論文＞
関数分解を用いたFPGAのブーリアンマッチングの高速化手法について

作成者	著者識別子 K000222 作成者名松永, 裕介 Matsunaga, Yusuke マツナガ, ユウスケ所属機関所属機関名九州大学大学院システム情報科学研究院情報工学部門 Faculty of Information Science and Electorical Engineering, Graduate School of Kyushu University
本文言語	日本語
発行日	2003-01
収録物名	SLRC 論文データベース
出版タイプ	Accepted Manuscript
アクセス権	open access
関連DOI	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
関連URI	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
関連情報	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
概要	LUT 型のFPGA は一つの基本ブロックで定められた入力数(通常4 または5) 以下の任意の論理関数を実現できるという特徴を持つ．そのため，従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた．ところが，実際のFPGA の基本ブロックの中にはXilinx 社のXC4000 のように 5 入力以下の任意の論理関数だけでなく，6 入力以上の一部の論...理関数を実現できるものが存在する．そのような特殊な場合のマッピングを考慮するためには，マッピング対象の回路の論理関数を考慮したブーリアンマッチングを行う必要がある．本稿では関数分解に基づくブーリアンマッチングを利用して効率よくLUT 型FPGA 用の深さ最小の回路を求めるテクノロジマッピングアルゴリズムについて述べる．続きを見る

本文ファイル

ファイル	ファイルタイプ	サイズ	閲覧回数	説明
matsunaga02_5	pdf	132 KB	326

詳細

レコードID	6028
査読有無	査読無
注記	FPGA/PLDカンファレンス, Jan. 2003.
タイプ	会議発表論文
登録日	2009.04.22
更新日	2020.10.09