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| 概要 |
基本ブロックが数個のLUT(Look Up Table) の組合わせからなるFPGA のテクノロジマッピングを行うために は，マッピング対象回路の構造だけではなく，その論理関数も考慮したブーリアンマッチングを行う必要がある．しかし，通 常はブーリアンマッチングを用いてマッチが存在するかどうかを判定する候補の数は莫大であり，多大な計算時間を必要とす る．本稿では，回路の構造を考慮して，ブーリアンマッ...チングを適用する前にマッチが存在する可能性のない候補を除外する 高速化手法についてのべる．
Boolean matching, which considers Boolean functions of the subcircuits to be matched, is required for technology mapping of FPGAs having basic blocks that consis of a couple of LUTs(Look Up Tables). In general, however, there are too many candidates for matching, so that it requires numeraous computation time. This paper describes an acceleration method for Boolean matching for FPGA technology mapping, which utilizes structural relations of the subcircuits to be matched.続きを見る
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