| 作成者 |
|
|
|
|
|
|
|
| 本文言語 |
|
| 出版者 |
|
|
|
| 発行日 |
|
| 収録物名 |
|
| 収録物名 |
|
| 巻 |
|
| 号 |
|
| 開始ページ |
|
| 終了ページ |
|
| 出版タイプ |
|
| アクセス権 |
|
| 権利関係 |
|
| 関連DOI |
|
|
|
|
|
| 関連URI |
|
|
|
|
|
| 関連情報 |
|
|
|
|
|
| 概要 |
算術演算器はマイクロプロセッサをはじめ，画像処理などの様々なLSI の重要な構成要素である．ディジタル信号処理プロセッサ（DSP）や動画像 処理プロセッサでは並列乗算器の性能がシステム性能を左右する．算術演算 回路の設計においては1ビット全加算器（FA）やカウンタなどを基本セルと して用いて設計が行われる．本論文では，各基本セルへの入力信号パターン の偏りの影響を考えて，回路構造の異なる複数の基本...セルの中から最も適し たセルを選択したり，セルの対称な入力端子への配線を変更したりすることで算術 演算回路の消費電力を削減する一手法を提案する．提案する手法により乗算 器の消費電力を32.1%削減できることを示し，回路の最適化手法も提示する．
Arithmetic circuits are important components of micro processors and image processing LSIs. Performance of digital signal processors and motion video processors strongly depends on the performance of multipliers. In the design of arithmetic circuits, 1bit full adders and counters are used as basic cells. In this paper we propose a design method for low power arithmetic circuits in which 1) basic cells are selected from a set of circuits with different structures and 2) connections to the terminals of the basic cells are optimized. Experimental results demonstrates 32.1% power reduction of a parallel multiplier designed by the proposed technique.続きを見る
|
Mendeley出力
Muroyama01_1