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| 概要 |
LSI の信頼性に関する問題としてソフトエラー耐性の低下が挙げられる．ソフトエラーとはトランジスタへの中性子の衝突に起因する記憶素子の保持値や論理ゲートの出力値の反転が生じる現象である．本稿では，ソフトエラー耐性と面積オーバーヘッドとのトレードオフを考慮したTMR ベースのエラー訂正手法を提案する．本手法は，三重化回路のうち2 つの回路の関数を近似することで，特定の入力パターンにおいて，3 つの回...路のうち1 つの回路の誤った出力値を訂正する．キーとなるアイデアは訂正を行わない入力パターンをドントケアとすることで近似回路の面積縮小をねらうことである．本手法で解くべき問題は，所望のソフトエラー耐性を満たす中で，近似回路の面積が最小となるように訂正を行わない入力パターンを選択することである．そこで，本稿では，積和形論理式ベースの入力パターン選択法を提案する．実験結果より，本手法が効果的であると思われる回路の存在を確認し，本手法のアプローチの妥当性を示すことができた．
The decrease of soft error tolerance of LSI becomes the problem. A soft error is a phenomenon that the output value of a logic gate flips transiently or the preserved value of a storage element flips because of neutron particle strike. This paper presents a TMR based error correction method considering trade-offs between soft error tolerance and area overhead. Based on TMR, our method reduces area by approximating two functions which is the same as a original function. It corrects an error which occurs in a logic circuit at specified input vectors. In our method, a desired soft error tolerance in a target circuit is given as a design constraint. This paper also presents an algorithm which aims at selecting input vectors which contribute to area minimization of approximate circuits under the constraint as input vectors at which our method does not correct. Experimental results show that there is the validity of our approach.続きを見る
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