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| 概要 |
半導体製造技術の進展に伴い，プロセスばらつき，電源電圧のゆらぎや温度変化などが回路遅延に与える影響が増加している．我々はこれらの回路遅延の変化により発生するタイミングエラーを予報する機構としてカナリアFFを提案している．カナリアFFは通常のFFを二重化する構造をもつため，適用するにあたって面積の増加が問題となる．本論文では，面積増加を抑制するためにカナリアFFの挿入位置の限定方法を提案しその評価を...行う．
The deep submicron semiconductor technologies increase parameter ariations. The increase in parameter variations requires excessive design margin that has serious impact on performance and power consumption. In order to eliminate the excessive design margin, we are investigating canary logic. The canary logic requires additional circuits consisting of a Flip-Flop (FF) and a comparator. Thus, the canary logic suffers large area overhead. In order to reduce the area overhead, this paper proposes an insertion oint selection strategy of canary FF and evaluates it.続きを見る
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kunitake08_4