<会議発表論文>
キャッシュウェイ割当てとコード配置最適化による組込みプロセッサの省エネルギー化

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概要 本稿はSelective way cache を搭載したプロセッサにおいて,CPU コア,キャッシュメモリおよびオフチップメモリの総消費エネルギーを削減するウェイ割当てとコード配置手法の提案を行う.提案手法は,命令キャッシュとしてSelective way cache を用い,ウェイ切り替えを行う命令の挿入位置およびコード配置をコンパイル時に決定する.Selective way cache におい...て選択ウェイを制限すると,キャッシュアクセスエネルギーの削減が可能であるが,競合性のミスが増加する可能性がある.本稿では,競合性のミスおよびウェイ切り替え時に発生するオーバーヘッドを考慮し,消費エネルギーを最小化するウェイ割当てとコード配置の探査を行った.商用プロセッサおよびSDRAM のパラメータを用いた評価実験を行い,同容量のセット・アソシアティブキャッシュと比較して9%の消費エネルギー削減効果を確認した.
This paper proposes a way assignment and a code placement to a processor with a selective way cache memory for reducing the total energy consumption of a CPU core, cache memories and off-chip memories. In our approach, we decide insert points of instructions to change available ways in the selective way cache and a code placement at a compile time. First, we assign a way to each basic blocks and then a way change instruction is inserted to a point needs to change available ways. Experiments using parameters of a commercial embedded processor and an off-chip SDRAM demonstrate that our algorithm reduces the energy consumption of the processor system by 9% compared to the result of a processor with a same size set associative cache memory.
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登録日 2009.04.22
更新日 2015.11.06

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