<テクニカルレポート>
性能歩留まり改善を目的とする演算器カスケーディングの提案

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概要 半導体製造プロセスの微細化が進展するにつれ,製造ばらつきの拡大という深刻な問題が顕在化している.それによりトランジスタの特性ばらつきが増大し,タイミング歩留まりの悪化が懸念されている.我々は回路遅延の統計的性質に着目し,演算器をカスケーディングすることで遅延ばらつきを縮小することを検討している.本稿では,演算器の統計的遅延解析とプロセッサ性能の評価とから,カスケーディングの性能歩留まり改善に対する...効果を調査する.その結果,ばらつき問題への対策にはマイクロアーキテクチャの大局的な検討が必要であるという知見が得られた.
As semiconductor technologies are aggressively advanced, the problem of parameter variations is emerging. Parameter variations in transistors affect circuit delay, resulting in serious yield loss. We exploit the statistical characteristics in circuit delay, and are investigating ALU cascading for variation reduction. From the statistical timing analysis in circuit level and the performance evaluation in processor level, this paper tries to unveil how efficiently ALU cascading improves performance yield of processors. We find that innovations are required for managing parameter variations in microarchitecture level.
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登録日 2009.04.22
更新日 2017.09.05