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| 概要 |
本稿では, システムLSI時代の要素技術となる新たなテスト手法であるCBETテスト手法について議論する.CBETはBISTとATPGをあわせて用いるものであり, テスト時間を大幅に削減する.CBETは外部入出力ピン数の制限を緩和し, テスト時に必要とされるLSIテスタのメモリサイズも削減する.CBETテスト手法の有効性を理論的かつ実験的に示す.さらに, システムLSIを設計するうえで主流となるであ...ろうコア・ベース設計にCBETを適用する.コア・ベースLSIのテスト時間最小化問題を定義し, 効率の良いアルゴリズムを与える.実験において, 既存のテスト手法によるコア・ベースLSIのテスト時間を提案手法は最高97%以上削減した.また, 実験によって得た計算時間は本稿のアルゴリズムが効率の良いものであることを示している.
In this paper, CBET test approach, a novel test methodology which is a key technology in the SOC era is discussed. CBET test approach adopts both BIST and ATPG and can reduce much test time. It can also alleviates the restriction of external pin count and reduce memory size on LSI tester. A validity of the method is shown theorically and experimentally. CBET is extended to core-based design method which will be a major design method in designing SOC. A test time minimization problem is defined and an efficient algorithm for the problem is given. The method reduces up to 90% of test time by traditional test method in experiments. And calculation time for our algorithm validates its effectiveness.続きを見る
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