| 作成者 |
|
|
|
|
|
|
|
| 本文言語 |
|
| 出版者 |
|
|
|
| 発行日 |
|
| 収録物名 |
|
| 収録物名 |
|
| 巻 |
|
| 号 |
|
| 開始ページ |
|
| 終了ページ |
|
| 出版タイプ |
|
| アクセス権 |
|
| 関連DOI |
|
|
|
|
|
|
|
|
|
|
|
| 関連URI |
|
|
|
|
|
|
|
|
|
|
|
| 関連情報 |
|
|
|
|
|
|
|
|
|
|
|
| 概要 |
半導体技術の微細化に伴う素子のばらつき増大により，設計制約が非常に厳しくなっている．従来行われてきた保守的な最悪ケース指向設計が必要とする設計マージンが大きくなっているためである．我々は最悪ケースに囚われるのではなく，典型的ケースを配慮することで設計制約を緩和する手法として，建設的タイミング違反方式(Constructive Timing Violation: CTV) を検討している．本手法を評...価するにあたり，回路遅延を考慮した評価環境 が必要になる．本稿では，ゲートレベル・シミュレーションとアーキテクチャレベル・シミュレーションのコ・シミュレーションによる評価環境を構築し，CTV とその性能改善手法の評価を行い，マイクロプロセッサに与える効果を明らかにする．
The deep submicron semiconductor technologies have increased process variations. They make worstcase designs impossible. This is because larger variations require larger design margins. In order to realize robust designs, we have to design LSIs by considering typical-cases rather than worst cases. We are investigating such a typical-case design methodology, which we call Constructive Timing Violation (CTV). In order to evaluate the CTV, we have to consider circuit delay. We build a co-simulation environment by combining gate level simulation with architectural level simulation. We evaluate the CTV and its enhanced techniques by the co-simulation environment. Key words parameter variations, co-simulation, worst-case design, typical-case design methodology, reliability続きを見る
|
Mendeley出力
kunitake07_1