<テクニカルレポート>
命令レベル逐次プロセッサ

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概要 LSI の製造プロセスにおける微細化が進展するにつれ,従来は考慮する必要のなかった様々な問題 が顕在化している.それらは,消費電力の増大,ソフトエラー耐性の低下,そしてばらつきの拡大 である.なかでもランダムなプロセスばらつきに起因する性能ばらつきの問題は,設計手法に対し て本質的な転換を求めるほどに深刻である.われわれは,性能ばらつきを縮小できるマイクロアー キテクチャの研究を行っている.回路に...おける遅延の統計的性質に着目し,論理段数を大きく出来 る命令カスケーディングの利用を検討している.本稿ではその予備評価結果を紹介する.ばらつき を考慮できたとしても,性能を大幅に悪化させたのでは問題を解決できているとは言えない.命令 カスケーディングによるスループット維持の可能性について考察する.
Continuous advance in semiconductor technologies unveils several problems, which have not always been seriously considered. They are power consumption, soft errors, and variations. Especially, performance variations due to random process variations are severe as they require fundamental change in design methodologies. We are currently investigating microarchitectural techniques than attain the reduction in variations. By exploiting the statistical characteristics in circuit delay, we are considering the use of instruction cascading, which effectively increases logic depth. This paper presents preliminary evaluation results. Even though variations can be considered, techniques diminishing performance will not be a solution. We discuss how throughput can be maintained by the instruction cascading.
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登録日 2009.04.22
更新日 2017.03.21