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| 概要 |
我々は，タイミング制約を緩和することで，高性能かつ低電力なマイクロプロセッサの実現を目 指している．タイミング違反が生じる可能性があるが，フォールトトレラント機構により動作が 保証されている．この方式を評価するためには回路遅延を考慮できる必要がある．しかし，アー キテクチャの評価にはゲートレベルによる詳細な検証は必要ないうえ，評価時間が膨大になる問 題がある．そこでアーキテクチャレベルのシミュレー...ションにゲートレベルの回路遅延を考慮し たシミュレーションを組み合わせることを試みる．アーキテクチャレベルで回路遅延を評価でき る環境が構築できたが，この環境を検証したところ，いくつかの制約があることが判明した．本 稿では，構築された評価環境とその検証における考察について詳細に述べる．
We are investigating high-performance and low-power processors by speculating timing constraints in circuits. While timing violations might occur, a fault tolerant mechanism guarantees every instruction is correctly operated. To evaluate this method, circuit delay must be considered at the architectural level. However, architectural-level evaluations do not require detailed verifications that gate-level evaluations provide. Moreover, gate-level evaluations require huge amount of simulation time, and hence they are inappropriate for system designs. Considering the above, we propose to combine gate-level simulations with architectural-level simulations. We build a prototype architectural-level simulator, which can consider circuit delay within tolerable simulation time, and find it has several constraints in the estimate of accurate circuit delay. This paper describes how the simulator is constructed and what should be considered in its evaluations.続きを見る
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