<テクニカルレポート>
90nmCMOS回路における遅延および電力ばらつきの実測と解析

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概要 近年,製造ばらつきに起因する回路性能のばらつきが顕著になってきている.回路性能のばらつきによっ て歩留まりが低下する.歩留まりを向上させるためにはばらつきに対処する設計手法が必要である.設計時にばらつ きを考慮するためには,まず性能ばらつきの実態を確認する必要がある.本稿では,90nm プロセスを用いたCMOS 回路において実測を行い,製造ばらつきが遅延および電力に与える影響について解析を行った....測定対象として199 段のリングオシレータを用いた.ばらつきはチップ内およびチップ間に分けて測定し,遅延,動作時の電力および静 止時の電力のばらつきについて実測および解析を行った.実測結果から,リーク電力のばらつきが大きいこと,チッ プ内よりもチップ間の方がばらつきが大きいことなどが確認できた.
As the transistor size shrinks, process variations increase. Under the existence of the variations, an existing design flow will not be effective for minimizing the worst-case circuit delay and average power consumption. As the first step toward developing a better solution, this paper investigates basic characteristics of the delay and the power variation. We measured delay and power consumption values for 1,890 ring oscillator circuits designed with 90nm CMOS technology. We also analyzed both intra-chip and inter-chip variations for delay, dynamic power consumption and leakage power consumption. The measurement results demonstrated that the leakage power variation is very large and the inter-chip variations are larger than the intra-chip variations.
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登録日 2009.04.22
更新日 2020.02.10

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