<テクニカルレポート>
タイミング違反を利用した省電力プロセッサにおける履歴を用いた性能低下抑制手法

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概要 近年,半導体の微細化技術の向上によりタイミング制約が重要視されている中で,高性能かつ低電力のプロセッサ が求められている.我々は,タイミング違反を利用した低電力方式の提案をしてきた.本稿では,この建設的タイ ミング違反方式を適用することで被る,性能へのペナルティを削減する方式を検討している.
While high-performance and low-power processors are st...ill required, the wire delay problem due to the progress of semiconductor process technology is becoming serious, which results in severe timing constraints. To attack the problem, we proposed a typical-case-design methodology, which utilizes circuit-level timing speculation. We called it Constructive Timing Violation (CTV) technique. Unfortunately, processors, which utilize the CTV, suffer performance penalty due to verifying the circuit-level speculation. In this paper, we are trying to mitigate the penalty.続きを見る

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登録日 2009.04.22
更新日 2017.03.21