<テクニカルレポート>
キャッシュ・ミス頻発ロード命令の特徴解析

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概要 近年,マイクロプロセッサの性能は半導体製造技術の進歩に伴い飛躍的に向上した.一方,主記憶 として利用されるDRAM は高速化が難しく,その動作周波数はマイクロプロセッサより2 桁小さ い.このため,主記憶がマイクロプロセッサの性能を抑制するという問題(メモリ・ウォール問題) の 解決がコンピュータ・システム性能向上の大きな鍵となっている. 筆者らの研究グループではキャッ シュ・ミスを頻発させるロー...ド命令に着目し,キャッシュ・ミス・ペナルティを低減する技術を開発 中である.キャッシュ・ミス頻発ロード命令は全キャッシュ・ミスの80 % 以上を発生させ性能へ大 きな影響を与える.本稿では,このロード命令によるキャッシュ・ミスの状況を明らかにするために, 複数のベンチマーク・プログラムおよび入力データを対象とした調査を行なった.その結果,キャッ シュ・ミスは多重ループ内におけるポインタ参照,多次元配列アクセス,もしくは構造体配列アクセ ス時に発生していることが判明した.また,キャッシュ・ミスが頻発するデータをロードする命令お よびストアする命令のいずれも,入力にあまり依存しない場合が多いことが明らかになった.
In recent years, the performance of microprocessors has been improved extremely. On the other hand, DRAMs, commonly used as the main memory, is about 100 times as slow as microprocessors. In this situation, DRAMs suppress the performance of microprocessors. This problem is commonly called Memory Wall Problem. For the performance improvement of computer systems, it is very important to solve this problem. Currently, the authors are developing cache miss penalty reduction techniques focused on the delinquent loads which cause the cache misses frequently. Such load instructions are responsible for 80% of all the cache misses, and deteriorate the performance. In this paper, to reveal the cause of cache misses, the authors investigate the memory access patterns for several benchmark programs.
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登録日 2009.04.22
更新日 2017.03.21