<テクニカルレポート>
マイクロプロセッサの性能歩留まりを改善する命令コード配置手法

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概要 製造上の欠陥を含むチップであっても、欠陥箇所がチップの機能に影響を与えないように無効化することにより良品チップとして使用することができる。鍵となるアイデアは、いくつかの部分回路が独立して機能するようにチップ全体を分割しておくことである。このアイデアはマイクロプロセッサの製造歩留まりを改善する手法として提案され、キャッシュメモリやスクラッチパッドメモリなどのオンチップメモリへ適用されている。本稿では...、キャッシュメモリの一部に製造上の欠陥が存在する場合にその欠陥箇所を無効化し、その他の回路に影響を与えないようにする技術と、欠陥があってもマイクロプロセッサの性能が劣化しないようにするコンパイラ最適化手法を提案する。実験の結果、キャッシュメモリの欠陥箇所を知った上で目的コードを生成することにより、全キャッシュラインの5%に欠陥が存在する場合でも、性能劣化を無視できるほど小さく抑えられることを確認した。
Yield improvement through exploiting fault-free sections of defective chips is a well-known technique [1][2]. The idea is to partition the circuitry of a chip in a way that fault-free sections can function independently. Many fault tolerant techniques for improving the yield of processors with a cache memory have been proposed [3-5]. In this paper, we propose a defect-aware code placement technique which offsets the performance degradation of a processor with a defective cache memory. To the best of our knowledge, this is the first compiler-based technique which offsets the performance degradation due to cache defects. Experiments demonstrate that the technique can compensate the performance degradation even when 5% of cache lines are faulty. In some cases the technique was able to offset the impact even in presence of 25% faulty cache-lines.
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登録日 2009.04.22
更新日 2017.03.21