<テクニカルレポート>
キャッシュ・ミス頻発ロード命令を対象としたミス原因解析

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概要 近年,マイクロプロセッサの性能は半導体製造技術の進歩に伴い飛躍的に向上した.その一方で,主記憶 として利用されるDRAM は構造的に高速化しにくく,今やその速度はマイクロプロセッサよりも約100 倍遅い.こ のような状況では,主記憶がマイクロプロセッサの性能を抑制するという問題(メモリ・ウォール問題) の解決がコン ピュータ・システム性能向上の大きな鍵となる.現在,筆者らの研究グループではキャッシ...ュ・ミスを頻発させるロー ド命令に着目してキャッシュ・ミス・ペナルティを低減する技術を開発中である.キャッシュ・ミス頻発ロード命令は 全キャッシュ・ミスの約90 % を発生させ性能へ大きな影響を与える.本稿では,このロード命令によるキャッシュ・ ミスの原因を明らかにするために,複数のベンチマーク・プログラムに関してメモリ・アクセス・パタンの調査を行 なった.その結果,キャッシュ・ミス・頻発ロード命令のロード対象データの殆どは,プログラム実行中に一旦ストア されたデータであることが判明した.
In recent years, the performance of microprocessors has been improved extremely. On the other hand, DRAMs, commonly used as the main memory, is about 100 times as slow as microprocessors. In this situation, DRAMs suppress the performance of microprocessors. This problem is commonly called Memory Wall Problem. For the performance improvement of computer systems, it is very important to solve this problem. Currently, the authors are developing cache miss penalty reduction techniques focused on the delinquent loads which cause the cache misses frequently. Such load instructions are responsible for 90% of all the cache misses, and deteriorate the performance. In this paper, to reveal the cause of cache misses, the authors investigate the memory access patterns for several benchmark programs. The results show that almost all of the data which cause cache misses had been written to memory system by store instructions.
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登録日 2009.04.22
更新日 2017.03.21