<会議発表論文>
関数分解を用いたFPGAのブーリアンマッチングの高速化手法について

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概要 LUT 型のFPGA は一つの基本ブロックで定められた 入力数(通常4 または5) 以下の任意の論理関数を実現で きるという特徴を持つ.そのため,従来は対象回路の論 理関数を考慮せずに構造のみに注目したテクノロジマッ ピング手法が用いられてきた.ところが,実際のFPGA の基本ブロックの中にはXilinx 社のXC4000 のように 5 入力以下の任意の論理関数だけでなく,6 入力以上の 一部の論...理関数を実現できるものが存在する.そのよう な特殊な場合のマッピングを考慮するためには,マッピ ング対象の回路の論理関数を考慮したブーリアンマッチ ングを行う必要がある.本稿では関数分解に基づくブー リアンマッチングを利用して効率よくLUT 型FPGA 用 の深さ最小の回路を求めるテクノロジマッピングアルゴ リズムについて述べる.続きを見る

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登録日 2009.04.22
更新日 2017.03.02