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| 概要 |
微細加工技術の進歩に伴い,回路遅延における配線遅延の支配化問題が浮上してきている.そこで,本稿では配線遅延の支配化問題を考慮した次世代マイクロアーキテクチャのひとつとして,Dependable Pipeliningというパイプライン設計手法を提案した.本手法では,パイプライン段数を深くすることなくクロック・サイクル時間を小さくすることができ,その結果,高いスループットでレイテンシを短く抑えることが...できる.Dependable Pipeliningの有効性を評価するために,パフォーマンス・モデリングを行い,加えて,Carry Look-ahead Adderにおける入力データに依存した遅延時間の分布を調べることにより,パイプラインのEXステージにおいては本手法が有効であるという可能性を見出すことができた.
The problem that the dominant factor determining the circuit delay is moving from the switching delay of transistors to the signal propagation delay on wires will come up. In this paper, as one of such future microarchitectures, we propose a pipeline design methodology, called Dependable Pipelining, which allows us to reduce the clock cycle time without increasing the pipeline depth, and therefore, to decrease the pipeline latency without compromising the pipeline throughput. In order to evaluate the performance of the dependable pipelined processor, we make a performance model. In addition, we explored the distribution of the delay time at the 32-bit Carry Look-ahead Adder. As a result, the effectiveness of the Dependable Pipelining could be found in an EX stage.続きを見る
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