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| 概要 |
LUT型の FPGA は一つの基本ブロックで定められた入力数（通常4または5）以下の任意の論理関数を実現できるという特徴を持つ。そのため、従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた。ところが、実際の FPGA の基本ブロックの中には Xilinx 社の XC4000のように5入力以下の任意の論理関数だけでなく、6入力以上の一部の論理関数を実現でき...るものが存在する。そのような特殊な場合のマッピングを考慮するためには、マッピング対象の回路の論理関数を考慮したブーリアンマッチングを行う必要がある。本稿では関数分解に基づくブーリアンマッチングを利用して効率良くLUT 型 FPGA 洋の深さ最小の回路を求めるテクノロジマッピングアルゴリズムについて述べる。
A basic block of LUT-based FPGA has a capability that it can implement any logic function whose number of inputs does not exceed a designated limit (ex. 4 or 5). Utilizing this property, many conventional technology mapping algorithms only consider circuit's structure and ignore circuit's functionality. In the case of Xilinx XC4000 series, however, it can implement a part of functions with more than 6 inputs, as well as all the functions with no more than 5 inputs. Treating such a special case, Boolean matching that considers circuit's functionality is required. In this paper, a Boolean matching algorithm for LUT-based FPGAs that is based on disjoint functional decomposition technique is described, and an efficient heuristic for delay minimum technology mapping algorithm is also shown.続きを見る
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Matsunaga01_2