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| 概要 |
本稿ではハイブリッドメモリの有効利用によるオンチップメモリの消費エネルギー削減手法を提案する．ハイブリッドメモリは次の二つの領域で構成される．1) 低いVdd, 低いVth を用いて設計され，動的消費エネルギーの小さい領域，2) 高いVdd, 高いVth で設計され，静的消費エネルギーの小さい領域の二つである．本稿で想定するハイブリッドメモリにおいて重要な点は，異なる二つの領域のアクセス遅延時間が...等しくなるように適切にVdd, Vth 及びセンスアンプのサイズを設定することである．従って提案するハイブリッドメモリを既存のプロセッサに組み込む場合，プロセッサの大幅な修正設計は必要とならない．本稿ではハイブリッドメモリの消費エネルギーを最小にする最適な領域の分割、コード配置の決定方法を示す．評価実験の結果からスクラッチパッドメモリに対して提案手法を適用することで、全ての場合において消費エネルギーの削減が達成され，最大48%の消費エネルギー削減効果が得られた．
This paper proposes a effective use of hybrid memory architecture which consists of the following two regions; 1) a dynamic-power conscious region which uses low Vdd and Vth and 2) a static-power conscious region which uses high Vdd and Vth. The key of hybrid memory architecture is that the access delays for the two regions are equal to each other, which eases to integrate this memory into proccessors whithout major modifications of an internal processor architecture. This paper proposes a technique for finding the size and the code allocation for the regions so as to minimize the total power consumption of the memroy. Experimental results demonstarate that the total power consumption of the scarachpad memory can be reduced in every cases, and in the best case, 48% energy reduction is achieved by using our proposal technique.続きを見る
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