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| 概要 |
本稿では，高速かつ正確なメモリアーキテクチャ・シミュレーション法を提案する．一般に，メモリアーキテクチャの評価には，メモリ参照のアドレス・トレースに基づいたシミュレーションを行う．しかしながら，評価対象の増加により，評価時間が長くなる傾向にある．トレースに基づくシミュレーションにおいて，1 回あたりのシミュレーション時間はアドレス・トレースの削減によって短縮できるが，精度が低下するという問題がある...．そこで，本手法はメモリアクセスの特徴を活用して高い精度維持しつつトレース・サイズを削減し，シミュレーション時間の短縮を実現する．キャッシュ性能測定に基づく評価実験の結果，本手法はトレース・サイズを平均98.8%削減し，そのときのキャッシュ・ミス率の予測誤差は平均0.067 パーセンテージ・ポイントであった．
This paper proposes a fast, accurate memory architecture simulation technique. To design memory architecture, the first steps commonly involve using trace-driven simulation. However, expanding the design space makes the evaluation time increase. A Fast simulation is achieved by a trace size reduction, but it reduces the simulation accuracy. Our approach can reduce the simulation time while maintaining the accuracy of the simulation results. In order to evaluate validity of proposed technique, we measured the cache miss ratio. In our evaluation, the proposed technique reduces the trace size 98.8% and cache miss ratio differs from 0.067 percentage point on an average.続きを見る
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