| Creator |
|
|
|
|
|
| Language |
|
| Publisher |
|
|
|
| Date |
|
| Source Title |
|
| Source Title |
|
| Vol |
|
| Issue |
|
| First Page |
|
| Last Page |
|
| Publication Type |
|
| Access Rights |
|
| Rights |
|
| Related DOI |
|
| Related DOI |
|
|
|
|
|
| Related URI |
|
|
|
|
|
| Related URI |
|
| Related HDL |
|
| Relation |
|
|
|
|
|
| Abstract |
半導体製造プロセスの微細化が進展するにつれ，製造ばらつきの拡大という深刻な問題が顕在化している．それによりトランジスタの特性ばらつきが増大し，タイミング歩留まりの悪化が懸念されている．我々は回路遅延の統計的性質に着目し，演算をカスケーディング実行して演算器の遅延ばらつきを縮小することを検討している．本稿では，演算器の統計的遅延解析とプロセッサ性能の評価とから，演算カスケーディングのタイミング歩留ま...り改善に対する効果を調査する．その結果，ばらつき問題への対策にはマイクロアーキテクチャの大局的な検討が必要であるという知見を得た．
As semiconductor technologies are aggressively advanced, the problem of parameter variations is emerging. Parameter variations in transistors affect circuit delay, resulting in serious yield loss. We exploit the statistical characteristics in circuit delay, and investigate a cascading technique of ALU operations for variation reduction. From the statistical timing analysis in circuit level and the performance evaluation in processor level, this paper tries to unveil how efficiently the cascading technique improves timing yield of processors. We find that innovations are required for managing parameter variations in microarchitecture level.show more
|
Export Mendeley
watanabe08_5