Performance Balancing: Software-based On-chip Memory Management for Effective CMP Executions - 九大コレクション

＜会議発表論文＞
Performance Balancing: Software-based On-chip Memory Management for Effective CMP Executions

作成者	著者識別子 L001453 作成者名 Fukumoto, Naoto 福本, 尚人フクモト, ナオト所属機関所属機関名 Department of Advanced Information Technology, Kyushu University 九州大学大学院システム情報科学研究院情報知能工学部門
	著者識別子 L002065 作成者名 Imazato, Kenichi 今里, 賢一イマザト, ケンイチ所属機関所属機関名 Department of Advanced Information Technology, Kyushu University 九州大学大学院システム情報科学研究院情報知能工学部門
	作成者名 Inoue, Koji 井上, 弘士イノウエ, コウジ所属機関所属機関名 Department of Advanced Information Technology, Kyushu University 九州大学大学院システム情報科学研究院情報知能工学部門
	著者識別子 K000171 作成者名 Murakami, Kazuaki 村上, 和彰ムラカミ, カズアキ所属機関所属機関名 Department of Advanced Information Technology, Kyushu University 九州大学大学院システム情報科学研究院情報知能工学部門
本文言語	英語
出版者	ACM Press
発行日	2009-09
収録物名	MEDEA2009
収録物名	SLRC 論文データベース
開始ページ	28
終了ページ	34
出版タイプ	Accepted Manuscript
アクセス権	open access
関連DOI	MEDEA2009 \|\| p28-34
関連URI	MEDEA2009 \|\| p28-34
関連情報	MEDEA2009 \|\| p28-34

ファイル	ファイルタイプ	サイズ	閲覧回数	説明
fukumoto09_1	pdf	243 KB	127

レコードID	18827
査読有無	査読無
主題	Chip MultiProcessors
	Scratchpad Memory
	Parallel Execution
	Memory-wall Problem
ISBN	978-1-60558-830-8
注記	This paper proposes the concept of performance balancing, and reports its performance impact on a Chip multiprocessor (CMP). Integrating multiple processor cores into a single chip, or CMPs, can achieve higher peak performance by means of exploiting thread level parallelism. However, the off-chip memory bandwidth which does not scale with the number of cores tends to limit the potential of CMPs. To solve this issue, the technique proposed in this paper attempts to make a good balance between computation and memorization. Unlike conventional parallel executions, this approach exploits some cores to improve the memory performance. These cores devote the on-chip memory hardware resources to the remaining cores executing the parallelized threads. In our evaluation, it is observed that our approach can achieve 31% of performance improvement compared to a conventional parallel execution model.
登録日	2011.01.14
更新日	2020.11.17