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＜図書＞
HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
| 責任表示 | 深山正幸 [ほか] 著 |
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| データ種別 | 図書 |
| 出版情報 | 東京 : 共立出版 , 1999.6 |
| 本文言語 | 日本語 |
| 大きさ | vii, 201p ; 24cm |
所蔵情報
| 状態 | 巻次 | 所蔵場所 | 請求記号 | 刷年 | 文庫名称 | 資料番号 | コメント | 予約・取寄 | 複写申込 | 自動書庫 |
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理系図2F 開架 | 549.7/F 72 | 1999 |
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130012018802250 |
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書誌詳細
| 一般注記 | 参考図書: p[197]-198 その他の著者: 北川章夫, 秋田純一, 鈴木正國 |
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| 著者標目 | 深山, 正幸(1966-) <ミヤマ, マサユキ> 北川, 章夫(1961-) <キタガワ, アキオ> 秋田, 純一(1970-) <アキタ, ジュンイチ> 鈴木, 正國(1939-) <スズキ, マサクニ> |
| 件 名 | BSH:集積回路 NDLSH:集積回路 |
| 分 類 | NDC8:549.7 NDC9:549.7 NDLC:ND386 |
| 書誌ID | 1001664884 |
| ISBN | 4320029348 |
| NCID | BA42033178 |
| 巻冊次 | ISBN:4320029348 ; PRICE:3400円+税 |
| NBN | JP99104229 |
| 登録日 | 2018.10.25 |
| 更新日 | 2018.10.25 |