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＜図書＞
Writing testbenches : functional verification of HDL models
| 責任表示 | by Janick Bergeron |
|---|---|
| データ種別 | 図書 |
| 版 | 2nd ed |
| 出版情報 | Boston : Kluwer Academic Publishers , c2003 |
| 本文言語 | 英語 |
| 大きさ | xxx, 475 p. : ill. ; 25 cm |
| 概要 | A textbook on the functional verification of hardware designs using VHDL, Verilog, e, or Open Vera, for readers with at least a basic knowledge of one of the approaches, and ideally experience in writ...ng models and familiarity with running a simulation using any of the available VHDL or Verilog simulators. No date is mentioned for the first edition; the second incorporates recent results. Annotation (c)2003 Book News, Inc., Portland, OR (booknews.com) 続きを見る |
所蔵情報
| 状態 | 巻次 | 所蔵場所 | 請求記号 | 刷年 | 文庫名称 | 資料番号 | コメント | 予約・取寄 | 複写申込 | 自動書庫 |
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理系図2F 開架 | 549.7/B 38 | 2003 |
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025212004003088 |
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書誌詳細
| 一般注記 | Includes index |
|---|---|
| 著者標目 | *Bergeron, Janick |
| 件 名 | LCSH:Computer hardware description languages LCSH:Integrated circuits -- Verification 全ての件名で検索 |
| 分 類 | LCC:TK7885.7 DC21:621.3815 |
| 書誌ID | 1000020780 |
| ISBN | 1402074018 |
| NCID | BA69040888 |
| 巻冊次 | ISBN:1402074018 |
| 登録日 | 2004.10.21 |
| 更新日 | 2004.10.21 |