Performance Balancing: Software-based On-chip Memory Management for Multicore Processors

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Performance Balancing: Software-based On-chip Memory Management for Multicore Processors

Format:
Article
Kyushu Univ. Production Kyushu Univ. Production
Title(Other Language):
演算/メモリ性能バランスを考慮したマルチコア向けオンチップメモリ貸与法
Responsibility:
福本, 尚人(九州大学大学院システム情報科学府情報知能工学専攻)
井上, 弘士(九州大学大学院システム情報科学研究院情報知能工学部門)
村上, 和彰(九州大学大学院システム情報科学研究院情報知能工学部門)

Fukumoto, Naoto(Department of Advanced Information Technology, Kyushu University)
Inoue, Koji(Department of Advanced Information Technology, Kyushu University)
Murakami, Kazuaki(Department of Advanced Information Technology, Kyushu University)

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Language:
Japanese
Publication info:
SLRC Papers Database. 2011-01. Information Processing Society of Japan
Version:
Author
Abstract:
This paper proposes the concept of performance balancing, and reports its performance and energy impact on a multicore processor. Integrating multiple processor cores into a single chip, can achieve higher peak performance by means of exploiting thread level parallelism. However, the off-chip memory bandwidth which does not scale with the number of cores tends to limit the potential of multicore processors. To solve this issue, the technique proposed in this paper attempts to make a good balance between computation and memorization. Unlike conventional parallel executions, this approach exploits some cores to improve the memory performance. These cores devote the on-chip memory hardware resources to the remaining cores executing the parallelized threads. In our evaluation, it is observed that our approach can achieve 46% of reducing execution time and 32% of reducing energy compared to a conventional parallel execution model. Read more
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