Improving Execution Code Generation for On-chip Memory Lending on Multicores

Views: 604
Downloads: 188
このエントリーをはてなブックマークに追加

Improving Execution Code Generation for On-chip Memory Lending on Multicores

Format:
Article
Kyushu Univ. Production Kyushu Univ. Production
Title(Other Language):
マルチコア向けオンチップメモリ貸与法に おける実行コード生成法の改善
Responsibility:
福本, 尚人(九州大学大学院システム情報科学府/研究院)
今里, 賢一(九州大学大学院システム情報科学府/研究院)
井上, 弘士(九州大学大学院システム情報科学府/研究院)

村上, 和彰(九州大学大学院システム情報科学府/研究院)
Fukumoto, Naoto(Graduate school | Faculty of Information Science and Electrical Engineering, Kyushu University)
Imazato, Kenichi(Graduate school | Faculty of Information Science and Electrical Engineering, Kyushu University)
Inoue, Koji(Graduate school | Faculty of Information Science and Electrical Engineering, Kyushu University)
Murakami, Kazuaki(Graduate school | Faculty of Information Science and Electrical Engineering, Kyushu University)

Show more
Language:
Japanese
Publication info:
電子情報通信学会技術研究報告SLRC Papers Database. 109, (45), pp. 133-188, 2010-01. The Institute of Electronics, Information and Communication Engineers
Version:
Author
Abstract:
This paper proposes the concept of performance balancing, and reports its performance impact on a multicore processor. Integrating multiple processor cores into a single chip, can achieve higher peak performance by means of exploiting thread level parallelism. However, the off-chip memory bandwidth which does not scale with the number of cores tends to limit the potential of multicore processors. To solve this issue, the technique proposed in this paper attempts to make a good balance between computation and memorization. Unlike conventional parallel executions, this approach exploits some cores to improve the memory performance. These cores devote the on-chip memory hardware resources to the remaining cores executing the parallelized threads. In our evaluation, it is observed that our approach can achieve up to 63% of performance improvement compared to a conventional parallel execution model in the specified program. Read more
View fulltext

Similar Items:

1
演算/メモリ性能バランスを考慮したマルチコア向けオンチップメモリ貸与法 by 福本, 尚人; 井上, 弘士; 村上, 和彰; Fukumoto, Naoto; Inoue, Koji; Murakami, Kazuaki
7
実行頻度の偏りを利用した命令コード割り当てによる命令ROMの低消費電力化 by 井上, 弘士; Inoue, Koji; Moshnyaga, Vasily G.; 村上, 和彰; Murakami, Kazuaki
2
Performance Balancing: Software-based On-chip Memory Management for Effective CMP Executions by Fukumoto, Naoto; Imazato, Kenichi; Inoue, Koji; Murakami, Kazuaki; 福本, 尚人; 今里, 賢一; 井上, 弘士; 村上, 和彰
8
マルチ・スレッド実行を前提としたキャッシュ・リーク削減アルゴリズムの評価 by 小宮, 礼子; Komiya, Reiko; 井上, 弘士; Inoue, Koji; Moshnyaga, Vasily G.; 村上, 和彰; Murakami, Kazuaki
3
演算/メモリ性能バランスを考慮したCMP向けヘルパースレッド実行方式の提案と評価 by 今里, 賢一; Imazato, Kenichi; 福本, 尚人; Fukumoto, Naoto; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
9
実行履歴に基づいた低電力命令キャッシュ向けタグ比較回数削減手法 by 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
4
演算/メモリ性能バランスを考慮したCMP向けオンチップ・メモリ貸与法の提案 by 林, 徹生; Hayashi, Tetsuo; 今里, 賢一; Imazato, Kenichi; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
10
高速かつ正確なキャッシュシミュレーション法とその評価 by 小野, 貴継; Ono, Takatsugu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
5
Analyzing the Impact of Data Prefetching on Chip MultiProcessors by Fukumoto, Naoto; Mihara, Tomonobu; Inoue, Koji; Murakami, Kazuaki; 福本, 尚人; 三原, 智伸; 井上, 弘士; 村上, 和彰
11
メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法 by 小野, 貴継; Ono, Takatsugu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
6
チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析 by 福本, 尚人; Fukumoto, Naoto; 三原, 智伸; Mihara, Tomonobu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
12
メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法 by 小野, 貴継; Ono, Takatsugu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
1.
演算/メモリ性能バランスを考慮したマルチコア向けオンチップメモリ貸与法 by 福本, 尚人; 井上, 弘士; 村上, 和彰; Fukumoto, Naoto; Inoue, Koji; Murakami, Kazuaki
2.
Performance Balancing: Software-based On-chip Memory Management for Effective CMP Executions by Fukumoto, Naoto; Imazato, Kenichi; Inoue, Koji; Murakami, Kazuaki; 福本, 尚人; 今里, 賢一; 井上, 弘士; 村上, 和彰
3.
演算/メモリ性能バランスを考慮したCMP向けヘルパースレッド実行方式の提案と評価 by 今里, 賢一; Imazato, Kenichi; 福本, 尚人; Fukumoto, Naoto; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
4.
演算/メモリ性能バランスを考慮したCMP向けオンチップ・メモリ貸与法の提案 by 林, 徹生; Hayashi, Tetsuo; 今里, 賢一; Imazato, Kenichi; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
5.
Analyzing the Impact of Data Prefetching on Chip MultiProcessors by Fukumoto, Naoto; Mihara, Tomonobu; Inoue, Koji; Murakami, Kazuaki; 福本, 尚人; 三原, 智伸; 井上, 弘士; 村上, 和彰
6.
チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析 by 福本, 尚人; Fukumoto, Naoto; 三原, 智伸; Mihara, Tomonobu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
7.
実行頻度の偏りを利用した命令コード割り当てによる命令ROMの低消費電力化 by 井上, 弘士; Inoue, Koji; Moshnyaga, Vasily G.; 村上, 和彰; Murakami, Kazuaki
8.
マルチ・スレッド実行を前提としたキャッシュ・リーク削減アルゴリズムの評価 by 小宮, 礼子; Komiya, Reiko; 井上, 弘士; Inoue, Koji; Moshnyaga, Vasily G.; 村上, 和彰; Murakami, Kazuaki
9.
実行履歴に基づいた低電力命令キャッシュ向けタグ比較回数削減手法 by 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
10.
高速かつ正確なキャッシュシミュレーション法とその評価 by 小野, 貴継; Ono, Takatsugu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
11.
メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法 by 小野, 貴継; Ono, Takatsugu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki
12.
メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法 by 小野, 貴継; Ono, Takatsugu; 井上, 弘士; Inoue, Koji; 村上, 和彰; Murakami, Kazuaki