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＜図書＞
HDL設計入門 : VHDL, Verilog-HDL, 合成を用いた設計
HDL セッケイ ニュウモン : VHDL Verilog-HDL ゴウセイ オ モチイタ セッケイ
| 責任表示 | 桜井至著 |
|---|---|
| データ種別 | 図書 |
| 版 | 改訂版 |
| 出版者 | 田無 : テクノプレス |
| 出版年 | 1997.12 |
| 本文言語 | 日本語 |
| 大きさ | xii, 252p ; 21cm |
所蔵情報
| 状態 | 巻次 | 所蔵場所 | 請求記号 | 刷年 | 文庫名称 | 資料番号 | コメント | 予約・取寄 | 複写申込 | 自動書庫 |
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理系図2F 開架 | 549.7/Sa 47 | 1997 |
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026132003105670 |
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理系図2F 開架 | 549.7/Sa 47 | 1997 |
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026132003105682 |
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理系図2F 開架 | 549.7/Sa 47 | 1997 |
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026132003105694 |
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【故障中】理系図 自動書庫 | Sak/5-4 | 1997 |
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026132003105705 |
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【故障中】理系図 自動書庫 | Sak/5-5 | 1997 |
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026132003105717 |
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書誌詳細
| 一般注記 | 参考文献一覧: p241-244 |
|---|---|
| 著者標目 | 桜井, 至 <サクライ, タカシ> |
| 件 名 | BSH:集積回路 |
| 書誌ID | 1001201585 |
| ISBN | 4924998249 |
| NCID | BA34321585 |
| 巻冊次 | ISBN:4924998249 ; PRICE:3000円 |
| 登録日 | 2009.09.18 |
| 更新日 | 2009.09.18 |