関数分解を用いたFPGAのブーリアンマッチングの高速化手法について - Collections | Kyushu University Library

＜conference paper＞
関数分解を用いたFPGAのブーリアンマッチングの高速化手法について

Creator	Author PID K000222 Creator Name 松永, 裕介 Matsunaga, Yusuke マツナガ, ユウスケ Affiliation Affiliation Name 九州大学大学院システム情報科学研究院情報工学部門 Faculty of Information Science and Electorical Engineering, Graduate School of Kyushu University
Language	Japanese
Date	2003-01
Source Title	SLRC Papers Database
Publication Type	Accepted Manuscript
Access Rights	open access
Related DOI	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
Related URI	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
Relation	http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
Abstract	LUT 型のFPGA は一つの基本ブロックで定められた入力数(通常4 または5) 以下の任意の論理関数を実現できるという特徴を持つ．そのため，従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた．ところが，実際のFPGA の基本ブロックの中にはXilinx 社のXC4000 のように 5 入力以下の任意の論理関数だけでなく，6 入力以上の一部の論...理関数を実現できるものが存在する．そのような特殊な場合のマッピングを考慮するためには，マッピング対象の回路の論理関数を考慮したブーリアンマッチングを行う必要がある．本稿では関数分解に基づくブーリアンマッチングを利用して効率よくLUT 型FPGA 用の深さ最小の回路を求めるテクノロジマッピングアルゴリズムについて述べる．show more

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File	FileType	Size	Views	Description
matsunaga02_5	pdf	132 KB	329

Details

Record ID	6028
Peer-Reviewed	Unrefereed
Notes	FPGA/PLDカンファレンス, Jan. 2003.
Type	会議発表論文
Created Date	2009.04.22
Modified Date	2020.10.09